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Inverter transfer curves and SRAM noise margin evaluation based on an ultra-compact MOS model., , und . ECCTD, Seite 512-515. IEEE, (2011)Optimum clock slope for flip-flops within a clock domain: Analysis and a case study., , und . ICECS, Seite 275-278. IEEE, (2009)Clock distribution in clock domains with Dual-Edge-Triggered Flip-Flops to improve energy-efficiency., , und . ISCAS, Seite 321-324. IEEE, (2010)TG Master-Slave FFs: High-speed optimization., , und . ISCAS, Seite 554-557. IEEE, (2011)Logic gates dynamic modeling by means of an ultra-compact MOS model., , und . ISCAS, Seite 3250-3253. IEEE, (2012)Impact of clock slope on energy/delay of pulsed flip-flops and optimum clock domain design., , und . ECCTD, Seite 61-64. IEEE, (2009)An ultra-compact MOS model in nanometer technologies., , und . ECCTD, Seite 520-523. IEEE, (2011)Reconsidering High-Speed Design Criteria for Transmission-Gate-Based Master-Slave Flip-Flops., , und . IEEE Trans. Very Large Scale Integr. Syst., 20 (2): 284-295 (2012)Analysis and Comparison in the Energy-Delay-Area Domain of Nanometer CMOS Flip-Flops: Part II - Results and Figures of Merit., , und . IEEE Trans. Very Large Scale Integr. Syst., 19 (5): 737-750 (2011)Correct procedures to evaluate the effect of intradie variations on the delay variability of digital circuits., , , und . ECCTD, Seite 779-782. IEEE, (2009)