Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Enabling Efficient Dynamic Resizing of Large DRAM Caches via A Hardware Consistent Hashing Mechanism., , , , , , , , und . CoRR, (2016)Improving DRAM performance by parallelizing refreshes with accesses., , , , , , und . HPCA, Seite 356-367. IEEE Computer Society, (2014)MinBD: Minimally-Buffered Deflection Routing for Energy-Efficient Interconnect., , , , , und . NOCS, Seite 1-10. IEEE Computer Society, (2012)Staged memory scheduling: Achieving high performance and scalability in heterogeneous systems., , , , und . ISCA, Seite 416-427. IEEE Computer Society, (2012)HAT: Heterogeneous Adaptive Throttling for On-Chip Networks., , , und . SBAC-PAD, Seite 9-18. IEEE Computer Society, (2012)DASH: Deadline-Aware High-Performance Memory Scheduler for Heterogeneous Systems with Hardware Accelerators., , , und . ACM Trans. Archit. Code Optim., 12 (4): 65:1-65:28 (2016)Adaptive-latency DRAM: Optimizing DRAM timing for the common-case., , , , , , und . HPCA, Seite 489-501. IEEE Computer Society, (2015)Design and Evaluation of Hierarchical Rings with Deflection Routing., , , , , , , und . SBAC-PAD, Seite 230-237. IEEE Computer Society, (2014)