Autor der Publikation

Profit Aware Circuit Design Under Process Variations Considering Speed Binning.

, , , , und . IEEE Trans. Very Large Scale Integr. Syst., 16 (7): 806-815 (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

O2C: occasional two-cycle operations for dynamic thermal management in high performance in-order microprocessors., , , und . ISLPED, Seite 189-192. ACM, (2008)Dual-Loop Two-Step ZQ Calibration for Dynamic Voltage-Frequency Scaling in LPDDR4 SDRAM., , , , , , , , , und 13 andere Autor(en). IEEE J. Solid State Circuits, 53 (10): 2906-2916 (2018)A 1.2 V 20 nm 307 GB/s HBM DRAM With At-Speed Wafer-Level IO Test Scheme and Adaptive Refresh Considering Temperature Distribution., , , , , , , , , und 9 andere Autor(en). IEEE J. Solid State Circuits, 52 (1): 250-260 (2017)Design technologies for a 1.2V 2.4Gb/s/pin high capacity DDR4 SDRAM with TSVs., , , , , , , , , und 1 andere Autor(en). VLSIC, Seite 1-2. IEEE, (2014)23.2 A 5Gb/s/pin 8Gb LPDDR4X SDRAM with power-isolated LVSTL and split-die architecture with 2-die ZQ calibration scheme., , , , , , , , , und 27 andere Autor(en). ISSCC, Seite 390-391. IEEE, (2017)Design of non-contact 2Gb/s I/O test methods for high bandwidth memory (HBM)., , , , , , , , , und 9 andere Autor(en). A-SSCC, Seite 169-172. IEEE, (2016)A 16Gb LPDDR4X SDRAM with an NBTI-tolerant circuit solution, an SWD PMOS GIDL reduction technique, an adaptive gear-down scheme and a metastable-free DQS aligner in a 10nm class DRAM process., , , , , , , , , und 37 andere Autor(en). ISSCC, Seite 206-208. IEEE, (2018)Dynamic Bit-Width Adaptation in DCT: An Approach to Trade Off Image Quality and Computation Energy., , und . IEEE Trans. Very Large Scale Integr. Syst., 18 (5): 787-793 (2010)A 40 mV-Differential-Channel-Swing Transceiver Using a RX Current-Integrating TIA and a TX Pre-Emphasis Equalizer With a CML Driver at 9 Gb/s., , , , , , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 63-I (1): 122-133 (2016)SQNR-based Layer-wise Mixed-Precision Schemes with Computational Complexity Consideration., , , und . ISCAS, Seite 234-235. IEEE, (2022)