Autor der Publikation

Modeling and Testing of SRAM for New Failure Mechanisms Due to Process Variations in Nanoscale CMOS.

, , , und . VTS, Seite 292-297. IEEE Computer Society, (2005)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient power clock generation for adiabatic logic., und . ISCAS (4), Seite 642-645. IEEE, (2001)Leakage Current in Deep-Submicron CMOS Circuits., , und . J. Circuits Syst. Comput., 11 (6): 575-600 (2002)A process-tolerant cache architecture for improved yield in nanoscale technologies., , , , und . IEEE Trans. Very Large Scale Integr. Syst., 13 (1): 27-38 (2005)Dual-edge triggered level converting flip-flops., und . ISCAS (2), Seite 661-664. IEEE, (2004)A novel synthesis approach for active leakage power reduction using dynamic supply gating., , , , und . DAC, Seite 479-484. ACM, (2005)Energy recovery clocked dynamic logic., , , und . ACM Great Lakes Symposium on VLSI, Seite 468-471. ACM, (2005)A Novel Low-Power Scan Design Technique Using Supply Gating., , , , und . ICCD, Seite 60-65. IEEE Computer Society, (2004)Low power synthesis of dynamic logic circuits using fine-grained clock gating., , , und . DATE, Seite 862-867. European Design and Automation Association, Leuven, Belgium, (2006)Data-retention flip-flops for power-down applications., und . ISCAS (2), Seite 677-680. IEEE, (2004)Estimation of delay variations due to random-dopant fluctuations in nano-scaled CMOS circuits., , und . CICC, Seite 17-20. IEEE, (2004)