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Logic Synthesis for Programmable Gate Arrays., , , , und . DAC, Seite 620-625. IEEE Computer Society Press, (1990)Emerging markets: design goes global., , , , , , und . DAC, Seite 195. ACM, (2003)Statistical Timing Yield Optimization by Gate Sizing., , und . IEEE Trans. Very Large Scale Integr. Syst., 14 (10): 1140-1146 (2006)Track assignment: a desirable intermediate step between global routing and detailed routing., , , und . ICCAD, Seite 59-66. ACM / IEEE Computer Society, (2002)Efficient implementation of retiming., und . ICCAD, Seite 226-233. IEEE Computer Society / ACM, (1994)Verifying clock schedules., und . ICCAD, Seite 124-131. IEEE Computer Society / ACM, (1992)Performance Directed Synthesis for Table Look Up Programmable Gate Arrays., , , und . ICCAD, Seite 572-575. IEEE Computer Society, (1991)The future of logic synthesis and physical design in deep-submicron process geometries., , und . ISPD, Seite 218-224. ACM, (1997)On the Temporal Equivalence of Sequential Circuits., , , und . DAC, Seite 405-409. IEEE Computer Society Press, (1992)Computing Silent Gate Models for Noise Analysis from Slew and Delay Tables., und . VLSI Design, Seite 989-994. IEEE Computer Society, (2004)