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High-endurance and performance-efficient design of hybrid cache architectures through adaptive line replacement., , und . ISLPED, Seite 79-84. IEEE/ACM, (2011)A morphable phase change memory architecture considering frequent zero values., , , und . ICCD, Seite 373-380. IEEE Computer Society, (2011)MLC PCM main memory with accelerated read., , , , und . ISPASS, Seite 143-144. IEEE Computer Society, (2016)Hybrid-comp: A criticality-aware compressed last-level cache., , , und . ISQED, Seite 25-30. IEEE, (2018)Optimizing energy consumption in GPUS through feedback-driven CTA scheduling., , , und . SpringSim (HPC), Seite 12:1-12:12. ACM, (2017)Leveraging value locality for efficient design of a hybrid cache in multicore processors., , , und . ICCAD, Seite 1-8. IEEE, (2017)Selective Caching: Avoiding Performance Valleys in Massively Parallel Architectures., , und . PDP, Seite 290-298. IEEE, (2020)Performance and Power-Efficient Design of Dense Non-Volatile Cache in CMPs., , , und . IEEE Trans. Computers, 67 (7): 1054-1061 (2018)HL-PCM: MLC PCM Main Memory with Accelerated Read., , , , und . IEEE Trans. Parallel Distributed Syst., 28 (11): 3188-3200 (2017)Exploring the Potential for Collaborative Data Compression and Hard-Error Tolerance in PCM Memories., , , , , und . DSN, Seite 85-96. IEEE Computer Society, (2017)