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22.1 A 1.1V 16GB 640GB/s HBM2E DRAM with a Data-Bus Window-Extension Technique and a Synergetic On-Die ECC Scheme., , , , , , , , , und 25 andere Autor(en). ISSCC, Seite 330-332. IEEE, (2020)A 16Gb LPDDR4X SDRAM with an NBTI-tolerant circuit solution, an SWD PMOS GIDL reduction technique, an adaptive gear-down scheme and a metastable-free DQS aligner in a 10nm class DRAM process., , , , , , , , , und 37 andere Autor(en). ISSCC, Seite 206-208. IEEE, (2018)Clock buffer polarity assignment combined with clock tree generation for power/ground noise minimization., und . ICCAD, Seite 416-419. IEEE Computer Society, (2008)A 16-GB 640-GB/s HBM2E DRAM With a Data-Bus Window Extension Technique and a Synergetic On-Die ECC Scheme., , , , , , , , , und 16 andere Autor(en). IEEE J. Solid State Circuits, 56 (1): 199-211 (2021)A 16 GB 1024 GB/s HBM3 DRAM with On-Die Error Control Scheme for Enhanced RAS Features., , , , , , , , , und 28 andere Autor(en). VLSI Technology and Circuits, Seite 130-131. IEEE, (2022)HBM3 RAS: Enhancing Resilience at Scale., , , , , , , , und . IEEE Comput. Archit. Lett., 20 (2): 158-161 (2021)A 16 GB 1024 GB/s HBM3 DRAM With Source-Synchronized Bus Design and On-Die Error Control Scheme for Enhanced RAS Features., , , , , , , , , und 29 andere Autor(en). IEEE J. Solid State Circuits, 58 (4): 1051-1061 (2023)