Autor der Publikation

An Efficient Test and Repair Flow for Yield Enhancement of One-Time-Programming NROM-Based ROMs.

, , und . IEICE Trans. Inf. Syst., 96-D (9): 2026-2030 (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Combinational circuit fault diagnosis using logic emulation., , , , und . ISCAS (5), Seite 549-552. IEEE, (2003)Efficient test and repair architectures for 3D TSV-based random access memories., , , und . VLSI-DAT, Seite 1-4. IEEE, (2013)Hybrid scrambling technique for increasing the fabrication yield of NROM-Based ROMs., , , und . VLSI-DAT, Seite 1-4. IEEE, (2015)A defect level monitor of resistive open defect at interconnects in 3D ICs by injected charge volume., , , , und . ISCIT, Seite 1-5. IEEE, (2017)A built-in supply current test circuit for electrical interconnect tests of 3D ICs., , , und . 3DIC, Seite 1-6. IEEE, (2014)Efficient Double Fault Diagnosis for CMOS Logic Circuits With a Specific Application to Generic Bridging Faults., , , , , und . J. Inf. Sci. Eng., 19 (4): 571-587 (2003)Fault-Aware Dependability Enhancement Techniques for Phase Change Memory., , , , und . J. Electron. Test., 37 (4): 503-513 (2021)Design-for-testability and fault-tolerant techniques for FFT processors., , und . IEEE Trans. Very Large Scale Integr. Syst., 13 (6): 732-741 (2005)Yield enhancement techniques for 3-dimensional random access memories., , und . Microelectron. Reliab., 52 (6): 1065-1070 (2012)A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs., , , , , , und . IEICE Trans. Inf. Syst., 99-D (11): 2723-2733 (2016)