Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A Digital Clock and Data Recovery Architecture for Multi-Gigabit/s Binary Links., und . IEEE J. Solid State Circuits, 41 (8): 1867-1875 (2006)A digital clock and data recovery architecture for multi-gigabit/s binary links., und . CICC, Seite 537-544. IEEE, (2005)A Multi-Standard Low Power 1.5-3.125 Gb/s Serial Transceiver in 90nm CMOS., , , , , , , , , und 4 andere Autor(en). CICC, Seite 401-404. IEEE, (2006)A new architecture for the fast Viterbi algorithm., und . IEEE Trans. Commun., 51 (10): 1624-1628 (2003)An adaptive PAM-4 5-Gb/s backplane transceiver in 0.25-μm CMOS., , , und . IEEE J. Solid State Circuits, 38 (3): 436-443 (2003)A new architecture for the fast Viterbi algorithm., und . GLOBECOM, Seite 1664-1668. IEEE, (2000)A multigigabit backplane transceiver core in 0.13-μm CMOS with a power-efficient equalization architecture., , , , , , , , , und 2 andere Autor(en). IEEE J. Solid State Circuits, 40 (12): 2658-2666 (2005)An adaptive PAM-4 5 Gb/s backplane transceiver in 0.25 μm CMOS., , , , , , , , , und 6 andere Autor(en). CICC, Seite 363-366. IEEE, (2002)