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A Test and Maintenance Controller for a Module Containing Testable Chips., und . ITC, Seite 502-513. IEEE Computer Society, (1988)BALLAST: a methodology for partial scan design., , und . FTCS, Seite 118-125. IEEE Computer Society, (1989)SIESTA: a multi-facet scan design system., , , und . EURO-DAC, Seite 246-251. IEEE Computer Society Press, (1992)Roving Emulation as a Fault Detection Mechanism., und . IEEE Trans. Computers, 35 (11): 933-939 (1986)On Area and Yield Considerations for Fault-Tolerant VLSI Processor Arrays., und . IEEE Trans. Computers, 33 (1): 21-27 (1984)Test Schedules for VLSI Circuits Having Built-In Test Hardware., und . IEEE Trans. Computers, 35 (4): 361-367 (1986)Procedures for Eliminating Static and Dynamic Hazards in Test Generation., und . IEEE Trans. Computers, 23 (10): 1069-1078 (1974)A class of min-cut placement algorithms.. DAC, Seite 284-290. ACM, (1977)A Note on Three-Valued Logic Simulation.. IEEE Trans. Computers, 21 (4): 399-402 (1972)Functional Partitioning and Simulation of Digital Circuits.. IEEE Trans. Computers, 19 (11): 1038-1046 (1970)