( en | de | ru )

 

Disambiguierung von "Ahn, Minwook"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
AIX: A high performance and energy efficient inference accelerator on FPGA for a DNN-based commercial speech recognition.

, , , , , , , und . DATE, Seite 1495-1500. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Hyewon Ahn

John Ahn

Yongpal Ahn

Jochen Ahn

Rolf Ahn

 

Weitere Publikationen von Autoren mit dem selben Namen

Two versions of architectures for dynamic implied addressing mode., , , , und . J. Syst. Archit., 56 (8): 368-383 (2010)Case Studies on Automatic Extraction of Target-Specific Architectural Parameters in Complex Code Generation., , und . SCOPES, Volume 2826 von Lecture Notes in Computer Science, Seite 151-166. Springer, (2003)Nop compression scheme for high speed DSPs based on VLIW architecture., , , , , , und . ICCE, Seite 304-305. IEEE, (2014)Fast Code Generation for Embedded Processors with Aliased Heterogeneous Registers., und . Trans. High Perform. Embed. Archit. Compil., (2009)Optimistic coalescing for heterogeneous register architectures., , und . LCTES, Seite 93-102. ACM, (2007)Orthogonal Instruction Encoding for a 16-bit Embedded Processor with Dynamic Implied Addressing Mode., , , , und . HPCC, Seite 545-550. IEEE, (2009)Iterative Algorithm for Compound Instruction Selection with Register Coalescing., , , , und . DSD, Seite 513-520. IEEE Computer Society, (2009)Dynamic Operands Insertion for VLIW Architecture with a Reduced Bit-width Instruction Set., , , , und . IPDPS, Seite 119-130. IEEE Computer Society, (2012)Dynamic bandwidth scaling for embedded DSPs with 3D-stacked DRAM and wide I/Os., , , , , , und . ICCAD, Seite 747-754. IEEE, (2013)A Graph Drawing Based Spatial Mapping Algorithm for Coarse-Grained Reconfigurable Architectures., , , , und . IEEE Trans. Very Large Scale Integr. Syst., 17 (11): 1565-1578 (2009)