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Disambiguierung von "Gonçalves, Fernando M."

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A strategy for testability enhancement at layout level.

, , , , , und . EURO-DAC, Seite 413-417. IEEE Computer Society, (1990)

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Manuel Gonçalves

Marcio Gonçalves

Antonio Carlos Gonçalves

Marcelo Gonçalves

Nicolau Gonçalves

 

Weitere Publikationen von Autoren mit dem selben Namen

On the Analysis of Routing Cells and Adjacency Faults in CMOS Digital Circuits., , , und . DFT, Seite 263-270. IEEE Computer Society, (1994)RTL Design Validation, DFT and Test Pattern Generation for High Defects Coverage., , , und . J. Electron. Test., 18 (2): 179-187 (2002)Hardware/software specialization through aspects: The LARA approach., , , , , und . ICSAMOS, Seite 260-267. IEEE, (2012)Fault Modeling and Defect Level Projections in Digital ICs., , , und . EDAC-ETC-EUROASIC, Seite 436-442. IEEE Computer Society, (1994)A Low-Cost Scalable Pipelined Reconfigurable Architecture for Simulation of Digital Circuits., , und . FPL, Seite 481-486. IEEE, (2005)RTL-Based Functional Test Generation for High Defects Coverage in Digital Systems., , , und . J. Electron. Test., 17 (3-4): 311-319 (2001)On-Detector Electronics of the Clear PEM Scanner., , , , , , , , , und 15 andere Autor(en). BIODEVICES, Seite 355-358. INSTICC Press, (2009)Defect-oriented test quality assessment using fault sampling and simulation., , , und . ITC, Seite 35-42. IEEE Computer Society, (1998)Low Energy Heterogeneous Computing with Multiple RISC-V and CGRA Cores., , , , und . ISCAS, Seite 1-5. IEEE, (2019)Defect level evaluation in an IC design environment., , , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 15 (10): 1286-1293 (1996)