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Disambiguierung von "Lee, Donghyuk"

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A 1.2 V 12.8 GB/s 2 Gb Mobile Wide-I/O DRAM With 4 × 128 I/Os Using TSV Based Stacking.

, , , , , , , , , , , , , , , , , , , , , und . IEEE J. Solid State Circuits, 47 (1): 107-116 (2012)

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Xavier Lee Lee

Bongsoo Lee

The role of negative regulators in coordination of the Myxococcus xanthus developmental program. Uni Marburg, (2009)

Min-Hi Lee

Induction and regulation of antiviral defence mechanisms through intracytoplasmic sensors. HU Berlin, (2009)

Hyemin Lee

Clara Lee

 

Weitere Publikationen von Autoren mit dem selben Namen

A Case for Memory Content-Based Detection and Mitigation of Data-Dependent Failures in DRAM., , , , und . IEEE Comput. Archit. Lett., 16 (2): 88-93 (2017)Reducing DRAM Refresh Overheads with Refresh-Access Parallelism., , , , , , und . CoRR, (2018)Exploiting the DRAM Microarchitecture to Increase Memory-Level Parallelism., , , , und . CoRR, (2018)Improved performance of a low-cost PDR system through sensor calibration and analysis., , , und . AIM, Seite 1747-1752. IEEE, (2014)GRIM-Filter: Fast Seed Location Filtering in DNA Read Mapping Using Processing-in-Memory Technologies., , , , , , , , , und . CoRR, (2017)DTN-SMTP: A Novel Mail Transfer Protocol with Minimized Interactions for Space Internet., , , , und . ICCSA (1), Volume 12249 von Lecture Notes in Computer Science, Seite 322-331. Springer, (2020)Learning Sparse Matrix Row Permutations for Efficient SpMM on GPU Architectures., , , , , und . ISPASS, Seite 48-58. IEEE, (2021)Tiered-latency DRAM: A low latency and low cost DRAM architecture., , , , , und . HPCA, Seite 615-626. IEEE Computer Society, (2013)Architecting an Energy-Efficient DRAM System for GPUs., , , , , , und . HPCA, Seite 73-84. IEEE Computer Society, (2017)A case for exploiting subarray-level parallelism (SALP) in DRAM., , , , und . ISCA, Seite 368-379. IEEE Computer Society, (2012)