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Configurable Low-Latency Interconnect for Multi-core Clusters.

, , , , und . VLSI-SoC (Selected Papers), Volume 418 von IFIP Advances in Information and Communication Technology, Seite 107-124. Springer, (2012)

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Configurable Low-Latency Interconnect for Multi-core Clusters., , , , und . VLSI-SoC (Selected Papers), Volume 418 von IFIP Advances in Information and Communication Technology, Seite 107-124. Springer, (2012)A shared-FPU architecture for ultra-low power MPSoCs., , und . Conf. Computing Frontiers, Seite 3:1-3:8. ACM, (2013)Area and Power Modeling for Networks-on-Chip with Layout Awareness., , , , , , und . VLSI Design, (2007)A new physical routing approach for robust bundled signaling on NoC links., , und . ACM Great Lakes Symposium on VLSI, Seite 3-8. ACM, (2010)A low-overhead fault tolerance scheme for TSV-based 3D network on chip links., , , , und . ICCAD, Seite 598-602. IEEE Computer Society, (2008)Power/Performance Exploration of Single-core and Multi-core Processor Approaches for Biomedical Signal Processing., , , , und . PATMOS, Volume 6951 von Lecture Notes in Computer Science, Seite 102-111. Springer, (2011)Synthesis of low-overhead configurable source routing tables for network interfaces., , und . DATE, Seite 262-267. IEEE, (2009)3D-LIN: A configurable low-latency interconnect for multi-core clusters with 3D stacked L1 memory., , , , und . VLSI-SoC, Seite 30-35. IEEE, (2012)4.4 A 1.3TOPS/W @ 32GOPS Fully Integrated 10-Core SoC for IoT End-Nodes with 1.7μW Cognitive Wake-Up From MRAM-Based State-Retentive Sleep Mode., , , , , , , , , und 2 andere Autor(en). ISSCC, Seite 60-62. IEEE, (2021)A resilient architecture for low latency communication in shared-L1 processor clusters., , und . DATE, Seite 887-892. IEEE, (2012)