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Sub-threshold Circuit Design with Shrinking CMOS Devices., , , und . ISCAS, Seite 2541-2544. IEEE, (2009)New category of ultra-thin notchless 6T SRAM cell layout topologies for sub-22nm., und . ISQED, Seite 425-430. IEEE, (2011)Improving SRAM Vmin and yield by using variation-aware BTI stress., , , , , und . CICC, Seite 1-4. IEEE, (2010)Nonrandom Device Mismatch Considerations in Nanoscale SRAM., , , und . IEEE Trans. Very Large Scale Integr. Syst., 20 (7): 1211-1220 (2012)Bias-Dependent Variation in FinFET SRAM., , , , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 28 (5): 1341-1344 (2020)An Extrinsic Device and Leakage Mechanism in Advanced Bulk FinFET SRAM., , , , , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 27 (8): 1819-1827 (2019)Limits of bias based assist methods in nano-scale 6T SRAM., , , und . ISQED, Seite 1-8. IEEE, (2010)HTOL SRAM Vmin shift considerations in scaled HKMG technologies., , , , , , , , , und 2 andere Autor(en). CICC, Seite 1-4. IEEE, (2014)Assessing intrinsic and extrinsic end-of-life risk using functional SRAM wafer level testing., , , , , , , , , und 3 andere Autor(en). IRPS, Seite 6. IEEE, (2015)Soft errors: Reliability challenges in energy-constrained ULP body sensor networks applications., , und . IOLTS, Seite 209-210. IEEE, (2017)