Autor der Publikation

Mixed structural-functional path delay test generation and compaction.

, , , und . DFTS, Seite 7-12. IEEE Computer Society, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

VLASIC: A Catastrophic Fault Yield Simulator for Integrated Circuits., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 5 (4): 541-556 (1986)The CDB/HCDB semiconductor wafer representation server., , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 12 (2): 283-295 (1993)Power Supply Noise in Delay Testing., , , , , , , und . ITC, Seite 1-10. IEEE Computer Society, (2006)Optimal voltage testing for physically-based faults., und . VTS, Seite 344-353. IEEE Computer Society, (1996)Improvement of SRAM-based failure analysis using calibrated Iddq testing., und . VTS, Seite 130-137. IEEE Computer Society, (1996)FedEx - a fast bridging fault extractor., und . ITC, Seite 696-703. IEEE Computer Society, (2001)Simulation-Based Design Error Diagnosis and Correction in Combinational Digital Circuits., und . VTS, Seite 70-79. IEEE Computer Society, (1999)Chip Level Power Supply Partitioning for IDDQ Testing Using Built-In Current Sensors., und . DFT, Seite 140-. IEEE Computer Society, (2003)A Semiconductor Wafer Representation Database and Its Use in the PREDITOR Process Editor and Statistical Simulator., , und . DAC, Seite 579-584. ACM, (1991)Bridging Fault Detection in FPGA Interconnects Using IDDQ., , und . FPGA, Seite 95-104. ACM, (1998)