( en | de | ru )

 

Disambiguierung von "Mathew, Sanu"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A Microwatt-Class Always-On Sensor Fusion Engine Featuring Ultra-Low-Power AOI Clocked Circuits in 14nm CMOS.

, , , , , , , , , , und . VLSI Circuits, Seite 50-. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Muhammad Sanusi

Rebecca Mathew

Stanley Mathew

Mathew Joseph

Mathew Mandapathil

 

Weitere Publikationen von Autoren mit dem selben Namen

8.1 Improved power-side-channel-attack resistance of an AES-128 core via a security-aware integrated buck voltage regulator., , , , , und . ISSCC, Seite 142-143. IEEE, (2017)Security keynote: Ultra-low-energy security circuit primitives for IoT platforms.. ITC, Seite 1. IEEE, (2017)Invited paper: Low power requirements and side-channel protection of encryption engines: Challenges and opportunities., , , , , und . ISLPED, Seite 1-2. IEEE, (2017)5-GHz 32-bit integer execution core in 130-nm dual-VT CMOS., , , , , , , , , und 12 andere Autor(en). IEEE J. Solid State Circuits, 37 (11): 1421-1432 (2002)18Gbps, 50mW reconfigurable multi-mode SHA Hashing accelerator in 45nm CMOS., , , , , , , , , und . ESSCIRC, Seite 210-213. IEEE, (2010)A 260mV 468GOPS/W 256b 4-way to 32-way vector shifter with permute-assisted skip in 22nm tri-gate CMOS., , , , , , und . ESSCIRC, Seite 177-180. IEEE, (2012)A 350mV-900mV 2.1GHz 0.011mm2 regular expression matching accelerator with aging-tolerant low-VMIN circuits in 14nm tri-gate CMOS., , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2016)Low-Clock-Power Digital Standard Cell IPs for High-Performance Graphics/AI Processors in 10nm CMOS., , , , , , , , , und 6 andere Autor(en). VLSI Circuits, Seite 1-2. IEEE, (2020)A 2.8GHz 128-entry × 152b 3-read/2-write multi-precision floating-point register file and shuffler in 32nm CMOS., , , , , , , und . VLSIC, Seite 118-119. IEEE, (2012)A 100Gbps Fault-Injection Attack Resistant AES-256 Engine with 99.1-to-99.99% Error Coverage in Intel 4 CMOS., , , , , und . ISSCC, Seite 244-245. IEEE, (2023)