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Multi-layer constrained via minimization with conjugate conflict continuation graphs., und . ISCAS (4), Seite 525-528. IEEE, (2004)Multiple project wafers for medium-volume IC production., und . ISCAS (5), Seite 4725-4728. IEEE, (2005)Rover: routing on via-configurable fabrics for standard-cell-like structured ASICs., , und . ACM Great Lakes Symposium on VLSI, Seite 37-42. ACM, (2011)Overview of the 2016 CAD contest at ICCAD., , , und . ICCAD, Seite 38. ACM, (2016)Simultaneous transistor pairing and placement for CMOS standard cells., , , , , , und . DATE, Seite 1647-1652. ACM, (2015)Power gating design for standard-cell-like structured ASICs., , , und . DATE, Seite 514-519. IEEE Computer Society, (2010)Context-aware Post Routing Redundant Via Insertion., , , , und . ISVLSI, Seite 37-42. IEEE Computer Society, (2009)Standard Cell Like Via-Configurable Logic Block for Structured ASICs., , , und . ISVLSI, Seite 381-386. IEEE Computer Society, (2008)Weight-Based Bus-Invert Coding for Low-Power Applications., und . ASP-DAC/VLSI Design, Seite 121-125. IEEE Computer Society, (2002)Deterministic Built-In Self-Test Using Multiple Linear Feedback Shift Registers for Low-Power Scan Testing., , , und . Asian Test Symposium, Seite 111-116. IEEE Computer Society, (2009)