( en | de | ru )

 

Disambiguierung von "Iyengar, Anirudh"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Data privacy in non-volatile cache: Challenges, attack models and solutions.

, , , und . ASP-DAC, Seite 348-353. IEEE, (2016)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Narayanaswamy Iyengar

Anirudh Ramachandran

Iyengar Chokkana

Sundara Raja Iyengar

Venkatesa Iyengar Vasanta Ram

 

Weitere Publikationen von Autoren mit dem selben Namen

Modeling and Analysis of Domain Wall Dynamics for Robust and Low-Power Embedded Memory., und . DAC, Seite 65:1-65:6. ACM, (2014)Side channel attacks on STTRAM and low-overhead countermeasures., , , und . DFT, Seite 141-146. IEEE Computer Society, (2016)Synergistic circuit and system design for energy-efficient and robust domain wall caches., , und . ISLPED, Seite 195-200. ACM, (2014)CTCG: Charge-trap based camouflaged gates for reverse engineering prevention., , , , , , und . HOST, Seite 103-110. IEEE Computer Society, (2018)A novel threshold voltage defined switch for circuit camouflaging., , , und . ETS, Seite 1-2. IEEE, (2016)Threshold Voltage-Defined Switches for Programmable Gates., und . CoRR, (2015)Novel Magnetic Burn-In for Retention and Magnetic Tolerance Testing of STTRAM., , und . IEEE Trans. Very Large Scale Integr. Syst., 26 (8): 1508-1517 (2018)DWM-PUF: A low-overhead, memory-based security primitive., , und . HOST, Seite 154-159. IEEE Computer Society, (2014)Data privacy in non-volatile cache: Challenges, attack models and solutions., , , und . ASP-DAC, Seite 348-353. IEEE, (2016)Threshold Defined Camouflaged Gates in 65nm Technology for Reverse Engineering Protection., , , , , und . ISLPED, Seite 6:1-6:6. ACM, (2018)