( en | de | ru )

 

Disambiguierung von "Yamamoto, Dai"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Evaluation of ASIC Implementation of Physical Random Number Generators Using RS Latches.

, , , , und . CARDIS, Volume 8419 von Lecture Notes in Computer Science, Seite 3-15. Springer, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Masaaki Yamamoto

Shelby Yamamoto

Kenji Yamamoto

Jun Yamamoto

Gaku Yamamoto

 

Weitere Publikationen von Autoren mit dem selben Namen

A Method for Guaranteeing End-to-End Delay by Mutual Cooperation between IP Routers., , , , und . LCN, Seite 511-512. IEEE Computer Society, (2005)Evaluation of Latch-Based PUFs Implemented on 40 nm ASICs., , und . CANDAR, Seite 642-648. IEEE Computer Society, (2016)Evaluation of Latch-based Physical Random Number Generator Implementation on 40 nm ASICs., , und . TrustED@CCS, Seite 23-30. ACM, (2016)Implementation of double arbiter PUF and its performance evaluation on FPGA., , , und . ASP-DAC, Seite 6-7. IEEE, (2015)Compact Architecture for ASIC and FPGA Implementation of the KASUMI Block Cipher., , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 94-A (12): 2628-2638 (2011)A Very Compact Hardware Implementation of the MISTY1 Block Cipher., , und . CHES, Volume 5154 von Lecture Notes in Computer Science, Seite 315-330. Springer, (2008)Security Evaluation of Bistable Ring PUFs on FPGAs using Differential and Linear Analysis., , , und . FedCSIS, Volume 2 von Annals of Computer Science and Information Systems, Seite 911-918. (2014)Evaluation of ASIC Implementation of Physical Random Number Generators Using RS Latches., , , , und . CARDIS, Volume 8419 von Lecture Notes in Computer Science, Seite 3-15. Springer, (2013)A New Mode of Operation for Arbiter PUF to Improve Uniqueness on FPGA., , , und . FedCSIS, Volume 2 von Annals of Computer Science and Information Systems, Seite 871-878. (2014)Design and Empirical Evaluation of Control Scheme for End-to-End Delay Stabilization and Packet Loss Improvement in Broadband IP Network., , , und . ICCCN, Seite 549-555. IEEE, (2007)