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Disambiguierung von "Huang, Chau-Chin"

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End-to-End Industrial Study of Retiming.

, , , , , , , und . ISVLSI, Seite 203-208. IEEE Computer Society, (2018)

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Fong-Chin Huang

Chin-Rong Huang

Yen-Chin Huang

Stéphane Chau

Elion Chin

 

Weitere Publikationen von Autoren mit dem selben Namen

Latch Clustering for Timing-Power Co-Optimization., , , und . DAC, Seite 1-6. IEEE, (2020)Clock-Aware Placement for Large-Scale Heterogeneous FPGAs., , , , , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 39 (12): 5042-5055 (2020)Detailed-Routing-Driven analytical standard-cell placement., , , und . ASP-DAC, Seite 378-383. IEEE, (2015)Routability-Driven Blockage-Aware Macro Placement., , , , und . DAC, Seite 124:1-124:6. ACM, (2014)End-to-End Industrial Study of Retiming., , , , , , , und . ISVLSI, Seite 203-208. IEEE Computer Society, (2018)Detailed-Routability-Driven Analytical Placement for Mixed-Size Designs with Technology and Region Constraints., , , , , , und . ICCAD, Seite 508-513. IEEE, (2015)Graph-Based Logic Bit Slicing for Datapath-Aware Placement., , , , , und . DAC, Seite 71:1-71:6. ACM, (2017)Timing-driven cell placement optimization for early slack histogram compression., , , , , und . DAC, Seite 81:1-81:6. ACM, (2016)Routability-driven placement for hierarchical mixed-size circuit designs., , , , und . DAC, Seite 151:1-151:6. ACM, (2013)Clock-aware placement for large-scale heterogeneous FPGAs., , , , , und . ICCAD, Seite 519-526. IEEE, (2017)