( en | de | ru )

 

Disambiguierung von "Hu, Yizhe"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A Compact 0.2-0.3-V Inverse-Class-F23 Oscillator for Low 1/f3 Noise Over Wide Tuning Range.

, , , , , , und . IEEE J. Solid State Circuits, 57 (2): 452-464 (2022)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Jun Hu

Zaijun Hu

Chengyong Hu

Yi Hu

Chunchun Hu

 

Weitere Publikationen von Autoren mit dem selben Namen

A Compact 0.2-0.3-V Inverse-Class-F23 Oscillator for Low 1/f3 Noise Over Wide Tuning Range., , , , , , und . IEEE J. Solid State Circuits, 57 (2): 452-464 (2022)DTC-Assisted All-Digital Phase-Locked Loop Exploiting Hybrid Time/Voltage Phase Digitization., , , , und . APCCAS, Seite 81-84. IEEE, (2019)Flicker Phase-Noise Reduction Using Gate-Drain Phase Shift in Transformer-Based Oscillators., , , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 69 (3): 973-984 (2022)Oscillator Flicker Phase Noise: A Tutorial., , und . IEEE Trans. Circuits Syst. II Express Briefs, 68 (2): 538-544 (2021)Multirate Timestamp Modeling for Ultralow-Jitter Frequency Synthesis: A Tutorial., , und . IEEE Trans. Circuits Syst. II Express Briefs, 69 (7): 3030-3036 (2022)A Reference-Waveform Oversampling Technique in a Fractional-N ADPLL., , , , und . IEEE J. Solid State Circuits, 56 (11): 3445-3457 (2021)Intuitive Understanding of Flicker Noise Reduction via Narrowing of Conduction Angle in Voltage-Biased Oscillators., , und . IEEE Trans. Circuits Syst. II Express Briefs, 66-II (12): 1962-1966 (2019)A 30-GHz class-F23 oscillator in 28nm CMOS using harmonic extraction and achieving 120 kHz 1/f3 corner., , und . ESSCIRC, Seite 87-90. IEEE, (2017)A Low-Flicker-Noise 30-GHz Class-F23 Oscillator in 28-nm CMOS Using Implicit Resonance and Explicit Common-Mode Return Path., , und . IEEE J. Solid State Circuits, 53 (7): 1977-1987 (2018)An 18.8-to-23.3 GHz ADPLL Based on Charge-Steering-Sampling Technique Achieving 75.9 fs RMS Jitter and -252 dB FoM., , , , und . VLSI Technology and Circuits, Seite 1-2. IEEE, (2023)