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2.3 A 220GOPS 96-Core Processor with 6 Chiplets 3D-Stacked on an Active Interposer Offering 0.6ns/mm Latency, 3Tb/s/mm2 Inter-Chiplet Interconnects and 156mW/mm2@ 82%-Peak-Efficiency DC-DC Converters., , , , , , , , , und 18 andere Autor(en). ISSCC, Seite 46-48. IEEE, (2020)Introduction of Fault-Tolerance Mechanisms for Permanent Failures in Coherent Shared-Memory Many-Core Architectures. (Introduction de mécanismes de tolérance aux pannes franches dans les architectures de processeur « many-core » à mémoire partagée cohérente).. Pierre and Marie Curie University, Paris, France, (2015)Accelerating Variants of the Conjugate Gradient with the Variable Precision Processor., , , , , und . ARITH, Seite 51-57. IEEE, (2022)IntAct: A 96-Core Processor With Six Chiplets 3D-Stacked on an Active Interposer With Distributed Interconnects and Integrated Power Management., , , , , , , , , und 18 andere Autor(en). IEEE J. Solid State Circuits, 56 (1): 79-97 (2021)POPSTAR: a Robust Modular Optical NoC Architecture for Chiplet-based 3D Integrated Systems., , , , , , , , , und 5 andere Autor(en). DATE, Seite 1456-1461. IEEE, (2020)Storage Class Memory with Computing Row Buffer: A Design Space Exploration., , , , , , , , , und . DATE, Seite 1-6. IEEE, (2021)HPDcache: Open-Source High-Performance L1 Data Cache for RISC-V Cores.. CF, Seite 377-378. ACM, (2023)WAVES: Wavelength Selection for Power-Efficient 2.5D-Integrated Photonic NoCs., , , , und . DATE, Seite 516-521. IEEE, (2019)