( en | de | ru )

 

Disambiguierung von "Miyase, Kohei"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A novel capture-safety checking method for multi-clock designs and accuracy evaluation with delay capture circuits.

, , , , , , , und . VTS, Seite 197-202. IEEE Computer Society, (2012)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Kohei Tatsumi

Kohei Tatsumi

Mohamed Koheil

Susanne Koheil

 

Weitere Publikationen von Autoren mit dem selben Namen

Adaptive ECC Techniques for Reliability and Yield Enhancement of Phase Change Memory., , und . IOLTS, Seite 226-227. IEEE, (2018)LCTI-SS: Low-Clock-Tree-Impact Scan Segmentation for Avoiding Shift Timing Failures in Scan Testing., , , , , und . IEEE Des. Test, 30 (4): 60-70 (2013)Don't Care Identification and Statistical Encoding for Test Data Compression., , , , und . IEICE Trans. Inf. Syst., 87-D (3): 544-550 (2004)A novel capture-safety checking method for multi-clock designs and accuracy evaluation with delay capture circuits., , , , , , , und . VTS, Seite 197-202. IEEE Computer Society, (2012)On the Efficacy of Scan Chain Grouping for Mitigating IR-Drop-Induced Test Data Corruption., , , , , und . IEICE Trans. Inf. Syst., 104-D (6): 816-827 (2021)On Guaranteeing Capture Safety in At-Speed Scan Testing with Broadcast-Scan-Based Test Compression., , , , , und . VLSI Design, Seite 279-284. IEEE Computer Society, (2013)On Improving Defect Coverage of Stuck-at Fault Tests., , , , und . Asian Test Symposium, Seite 216-223. IEEE Computer Society, (2005)A Method of Static Test Compaction Based on Don't Care Identification., , und . DELTA, Seite 392-395. IEEE Computer Society, (2002)A Novel Per-Test Fault Diagnosis Method Based on the Extended X-Fault Model for Deep-Submicron LSI Circuits., , , , und . IEICE Trans. Inf. Syst., 91-D (3): 667-674 (2008)High Launch Switching Activity Reduction in At-Speed Scan Testing Using CTX: A Clock-Gating-Based Test Relaxation and X-Filling Scheme., , , , , , , und . IEICE Trans. Inf. Syst., 93-D (1): 2-9 (2010)