( en | de | ru )

 

Disambiguierung von "Navabi, Zainalabedin"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Virtual tester development using HDL/PLI.

, , , und . EWDTS, Seite 412-415. IEEE Computer Society, (2010)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Kambiz Navabi

Foroogh Navabi-Kermani

 

Weitere Publikationen von Autoren mit dem selben Namen

Back-annotation of gate-level power properties into system level descriptions., und . NEWCAS, Seite 237-240. IEEE, (2014)SCOAP-based Directed Random Test Generation for Combinational Circuits., , , und . EWDTS, Seite 1-5. IEEE, (2019)An Accelerator-based Architecture Utilizing an Efficient Memory Link for Modern Computational Requirements., , , , , , und . EWDTS, Seite 1-6. IEEE, (2019)On-Chip Verification of NoCs Using Assertion Processors., , , , und . DSD, Seite 535-538. IEEE Computer Society, (2007)An off-line MDSI interconnect BIST incorporated in BS 1149.1., , , und . ETS, Seite 1-2. IEEE, (2014)Modeling Timing Behavior of Logic Circuits Using Piecewise Linear Models., , , und . CHDL, Volume A-32 von IFIP Transactions, Seite 569-586. North-Holland, (1993)Using Verilog VPI for Mixed Level Serial Fault Simulation in a Test Generation Environment., , und . Embedded Systems and Applications, Seite 139-143. CSREA Press, (2003)A Low Power BIST Architecture for FPGA Look-Up Table Testing., und . VLSI-SOC, Seite 394-397. Technische Universität Darmstadt, Insitute of Microelectronic Systems, (2003)An efficient BIST method for testing of embedded SRAMs., , und . ISCAS (5), Seite 73-76. IEEE, (2001)Programmable Routing Tables for Degradable Torus-Based Networks on Chips., , und . ISCAS, Seite 1065-1068. IEEE, (2007)