Autor der Publikation

28.4 A 12b 330MS/s pipelined-SAR ADC with PVT-stabilized dynamic amplifier achieving <1dB SNDR variation.

, , , und . ISSCC, Seite 472-473. IEEE, (2017)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A Gradient-Based Algorithm for Sampling Clock Skew Calibration of SHA-less Pipeline ADCs., und . ISCAS, Seite 1241-1244. IEEE, (2007)A Four-Channel Beamforming Down-Converter in 90-nm CMOS Utilizing Phase-Oversampling., , , , und . IEEE J. Solid State Circuits, 45 (11): 2262-2272 (2010)A 24.7 mW 65 nm CMOS SAR-Assisted CT ΔΣ Modulator With Second-Order Noise Coupling Achieving 45 MHz Bandwidth and 75.3 dB SNDR., , , und . IEEE J. Solid State Circuits, 51 (12): 2893-2905 (2016)Digital Calibration of Capacitor Mismatch in Sigma-Delta Modulators., und . IEEE Trans. Circuits Syst. I Regul. Pap., 58-I (4): 690-698 (2011)Background calibration of time-interleaved ADC using direct derivative information., und . ISCAS, Seite 2456-2459. IEEE, (2013)CMOS RF transmitter with integrated power amplifier utilizing digital equalization., , , , und . CICC, Seite 403-406. IEEE, (2009)A 12-bit 50-MS/s 3.3-mW SAR ADC with background digital calibration., , und . CICC, Seite 1-4. IEEE, (2012)A 1.2-GS/s 8-bit two-step SAR ADC in 65-nm CMOS with passive residue transfer., , und . A-SSCC, Seite 1-4. IEEE, (2015)A 1.2-GS/s 8-bit Two-Step SAR ADC in 65-nm CMOS With Passive Residue Transfer., , und . IEEE J. Solid State Circuits, 52 (6): 1551-1562 (2017)Digital Calibration of Nonlinear Memory Errors in Sigma-Delta Modulators., und . IEEE Trans. Circuits Syst. I Regul. Pap., 57-I (9): 2462-2475 (2010)