( en | de | ru )

 

Disambiguierung von "Iyer, Ravi R."

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Towards hybrid last level caches for chip-multiprocessors.

, , , und . SIGARCH Comput. Archit. News, 36 (2): 56-63 (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Samatha Ravipati

Fausto Ravida

Somasundaram Ravindran

Holger Raviol

Jewgeni Ravik

 

Weitere Publikationen von Autoren mit dem selben Namen

QoS policies and architecture for cache/memory in CMP platforms., , , , , , , , und . SIGMETRICS, Seite 25-36. ACM, (2007)RLDRM: Closed Loop Dynamic Cache Allocation with Deep Reinforcement Learning for Network Function Virtualization., , , , , , , , , und 1 andere Autor(en). NetSoft, Seite 335-343. IEEE, (2020)SpliceNP: a TCP splicer using a network processor., , , und . ANCS, Seite 135-143. ACM, (2005)Cache QoS: From concept to reality in the Intel® Xeon® processor E5-2600 v3 product family., , , , , , und . HPCA, Seite 657-668. IEEE Computer Society, (2016)Hardware Support for Bulk Data Movement in Server Platforms., , , , und . ICCD, Seite 53-60. IEEE Computer Society, (2005)Using Switch Directories to Speed Up Cache-to-Cache Transfers in CC-NUMA Multiprocessors., , und . IPDPS, Seite 721-728. IEEE Computer Society, (2000)Comparing the memory system performance of the HP V-class and SGI Origin 2000 multiprocessors using microbenchmarks and scientific applications., , , und . International Conference on Supercomputing, Seite 339-347. ACM, (1999)Rate-based QoS techniques for cache/memory in CMP platforms., , , , , und . ICS, Seite 479-488. ACM, (2009)Reducing cache and TLB power by exploiting memory region and privilege level semantics., , , , , , und . J. Syst. Archit., 59 (6): 279-295 (2013)Towards hybrid last level caches for chip-multiprocessors., , , und . SIGARCH Comput. Archit. News, 36 (2): 56-63 (2008)