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High-speed hardware implementations of the KASUMI block cipher., , und . ISCAS (2), Seite 549-552. IEEE, (2004)A Partitioning Methodology for Accelerating Applications in Hybrid Reconfigurable Platforms., , , , und . DATE, Seite 247-252. IEEE Computer Society, (2004)A Compiler Method for Memory-Conscious Mapping of Applications on Coarse-Grained Reconfigurable Architectures., , und . IPDPS, IEEE Computer Society, (2005)A RAM-based FPGA implementation of the 64-bit MISTY1 block cipher., , und . ISCAS (5), Seite 4641-4644. IEEE, (2005)A Reconfigurable Coarse-grain Data-path for Accelerating Computational Intensive Kernels., , , und . Journal of Circuits, Systems, and Computers, 14 (4): 877-893 (2005)Mapping DSP applications on processor/coarse-grain reconfigurable array architectures., , und . ISCAS, IEEE, (2006)Resource constrained modulo scheduling for coarse-grained reconfigurable arrays., , und . ISCAS, IEEE, (2006)A Novel Data-Path for Accelerating DSP Kernels., , , , und . SAMOS, Volume 3133 von Lecture Notes in Computer Science, Seite 363-372. Springer, (2004)Mapping DSP applications on processor systems with coarse-grain reconfigurable hardware., , und . IPDPS, IEEE, (2006)Mapping Computational Intensive Applications to a New Coarse-Grained Reconfigurable Data-Path., , , , und . PATMOS, Volume 3254 von Lecture Notes in Computer Science, Seite 652-661. Springer, (2004)