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Quasi-static Scheduling for Concurrent Architectures., , , , und . Fundam. Informaticae, 62 (2): 171-196 (2004)A region-based theory for state assignment in speed-independent circuits., , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 16 (8): 793-812 (1997)Analysis of Petri Nets by Ordering Relations in Reduced Unfoldings., , , und . Formal Methods Syst. Des., 12 (1): 5-38 (1998)Coupling Asynchrony and Interrupts: Place Chart Nets., , , , , und . ICATPN, Volume 1248 von Lecture Notes in Computer Science, Seite 328-347. Springer, (1997)Incremental high-level synthesis., , , , , , und . ASP-DAC, Seite 701-706. IEEE, (2010)Design of Asynchronous Controllers with Delay Insensitive Interface., , , , , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 85-A (12): 2577-2585 (2002)Checking signal transition graph implementability by symbolic BDD traversal., , , , , und . ED&TC, Seite 325-332. IEEE Computer Society, (1995)Quasi-Static Scheduling for Concurrent Architectures., , , und . ACSD, Seite 29-40. IEEE Computer Society, (2003)Realistic performance-constrained pipelining in high-level synthesis., , , und . DATE, Seite 1382-1387. IEEE, (2011)Exploiting area/delay tradeoffs in high-level synthesis., , , und . DATE, Seite 1024-1029. IEEE, (2012)