Autor der Publikation

Optimized march test flow for detecting memory faults in SRAM devices under bit line coupling.

, , , , , , und . DDECS, Seite 353-358. IEEE Computer Society, (2011)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Intra-Cell Defects Diagnosis., , , , , , und . J. Electron. Test., 30 (5): 541-555 (2014)A two-layer SPICE model of the ATMEL TSTACTM eFlash memory technology for defect injection and faulty behavior prediction., , , , , , , , und . European Test Symposium, Seite 81-86. IEEE Computer Society, (2010)Analysis of resistive-bridging defects in SRAM core-cells: A comparative study from 90nm down to 40nm technology nodes., , , , , , und . European Test Symposium, Seite 132-137. IEEE Computer Society, (2010)A non-iterative gate resizing algorithm for high reduction in power consumption., , , und . Integr., 24 (1): 37-52 (1997)Random Adjacent Sequences: An Efficient Solution for Logic BIST., , , , und . VLSI-SOC, Volume 218 von IFIP Conference Proceedings, Seite 413-424. Kluwer, (2001)Scan Cell Reordering for Peak Power Reduction during Scan Test Cycles., , , , und . VLSI-SoC, Volume 240 von IFIP, Seite 267-281. Springer, (2005)On hardware generation of random single input change test sequences., , , , und . ETW, Seite 117-123. IEEE Computer Society, (2001)Analysis of Dynamic Faults in Embedded-SRAMs: Implications for Memory Test., , , , , und . J. Electron. Test., 21 (2): 169-179 (2005)A Selective Scan Slice Encoding Technique for Test Data Volume and Test Power Reduction., , , , , , und . J. Electron. Test., 24 (4): 353-364 (2008)Parity prediction synthesis for nano-electronic gate designs., , , , , , und . ITC, Seite 820. IEEE Computer Society, (2010)