Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

2.2 A +70dBm IIP3 single-ended electrical-balance duplexer in 0.18um SOI CMOS., , , , , , und . ISSCC, Seite 1-3. IEEE, (2015)A linear 28nm CMOS digital transmitter with 2×12bit up to LO baseband sampling and -58dBc C-IM3., , , , , und . ESSCIRC, Seite 379-382. IEEE, (2014)A Fractional-n subsampling PLL based on a digital-to-time converter., , , und . MIPRO, Seite 66-71. IEEE, (2016)A 9.1-12.7 GHz VCO in 28nm CMOS with a bottom-pinning bias technique for digital varactor stress reduction., , , und . ESSCIRC, Seite 83-86. IEEE, (2014)A 10-bit, 550-fs step Digital-to-Time Converter in 28nm CMOS., , , und . ESSCIRC, Seite 79-82. IEEE, (2014)A Wideband Beamforming Lowpass Filter for 60 GHz Phased-Array Receivers., , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 62-I (9): 2324-2333 (2015)A 42 mW 200 fs-Jitter 60 GHz Sub-Sampling PLL in 40 nm CMOS., , , , , und . IEEE J. Solid State Circuits, 50 (9): 2025-2036 (2015)A wideband beamformer for a phased-array 60GHz receiver in 40nm digital CMOS., , , und . ISSCC, Seite 40-41. IEEE, (2010)An Adaptive Frame Image Sensor with Fine-Grained Power Management for Ultra-Low Power Internet of Things Application., , , , , , , , , und 4 andere Autor(en). ESSCIRC, Seite 58-61. IEEE, (2018)A 9.2-12.7 GHz Wideband Fractional-N Subsampling PLL in 28 nm CMOS With 280 fs RMS Jitter., , , und . IEEE J. Solid State Circuits, 50 (5): 1203-1213 (2015)