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Skew Bounded Buffer Tree Resynthesis For Clock Power Optimization., , , , , und . ACM Great Lakes Symposium on VLSI, Seite 87-90. ACM, (2015)A high-performance triple patterning layout decomposer with balanced density., , , , , und . ICCAD, Seite 163-169. IEEE, (2013)Total power optimization combining placement, sizing and multi-Vt through slack distribution management., , und . ASP-DAC, Seite 352-357. IEEE, (2008)BOB-router: A new buffering-aware global router with over-the-block routing resources optimization., , und . ASP-DAC, Seite 513-518. IEEE, (2014)Self-aligned double patterning layout decomposition with complementary e-beam lithography., , und . ASP-DAC, Seite 143-148. IEEE, (2014)Layout-dependent aging mitigation for critical path timing., , , , , , , und . ASP-DAC, Seite 153-158. IEEE, (2018)Machine learning and pattern matching in physical design., , , und . ASP-DAC, Seite 286-293. IEEE, (2015)EPIC: Efficient prediction of IC manufacturing hotspots with a unified meta-classification formulation., , , und . CoRR, (2014)PASAP: power aware structured ASIC placement., und . ISLPED, Seite 395-400. ACM, (2010)Editorial: ACM Transactions on Design Automation of Electronics Systems and Beyond., , und . ACM Trans. Design Autom. Electr. Syst., 20 (1): 1:1-1:2 (2014)