Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A 4.9pJ/b 16-to-64Gb/s PAM-4 VSR transceiver in 28nm FDSOI CMOS., , , , , , , , , und 2 andere Autor(en). ISSCC, Seite 112-114. IEEE, (2018)A 10Gb/s receiver with linear backplane equalization and mixer-based self-aligned CDR., , , , , , , und . CICC, Seite 559-562. IEEE, (2008)A 25mW Highly Linear Continuous-Time FIR Equalizer for 25Gb/s Serial Links in 28-nm CMOS., , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 64-I (7): 1903-1913 (2017)Session 6 overview: Ultra-high-speed wireline., , und . ISSCC, Seite 108-109. IEEE, (2017)3.6 A 45Gb/s PAM-4 transmitter delivering 1.3Vppd output swing with 1V supply in 28nm CMOS FDSOI., , , , und . ISSCC, Seite 66-67. IEEE, (2016)An inductor-less 13.5-Gbps 8-mW analog equalizer for multi-channel multi-frequency operation., , , und . ISCAS, Seite 189-192. IEEE, (2011)A Multi-Standard 1.5 to 10 Gb/s Latch-Based 3-Tap DFE Receiver With a SSC Tolerant CDR for Serial Backplane Communication., , , , , , , , , und . IEEE J. Solid State Circuits, 44 (4): 1306-1315 (2009)Session 23 overview: Electrical and optical link innovations., und . ISSCC, Seite 396-397. IEEE, (2016)F5: Wireline transceivers for Mega Data Centers: 50Gb/s and beyond., , , , , und . ISSCC, Seite 512-514. IEEE, (2017)6.4 A 64Gb/s PAM-4 transmitter with 4-Tap FFE and 2.26pJ/b energy efficiency in 28nm CMOS FDSOI., , , , , , , , und . ISSCC, Seite 116-117. IEEE, (2017)