Autor der Publikation

On the Design of a Fault Tolerant Ripple-Carry Adder with Controllable-Polarity Transistors.

, , , , , und . ISVLSI, Seite 491-496. IEEE Computer Society, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Power distribution paths in 3-D ICS., und . ACM Great Lakes Symposium on VLSI, Seite 263-268. ACM, (2009)A novel approach for network on chip emulation., , , , , , und . ISCAS (3), Seite 2365-2368. IEEE, (2005)Quantum Dots and Wires to Improve Enzymes-Based Electrochemical Bio-sensing., , und . NanoNet, Volume 20 von Lecture Notes of the Institute for Computer Sciences, Social Informatics and Telecommunications Engineering, Seite 189-199. Springer, (2009)Irredundant Buffer and Splitter Insertion and Scheduling-Based Optimization for AQFP Circuits., , und . CoRR, (2021)Three-Input Gates for Logic Synthesis., , , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 40 (10): 2184-2188 (2021)Emerging Technology-Based Design of Primitives for Hardware Security., , , , , , , , und . ACM J. Emerg. Technol. Comput. Syst., 13 (1): 3:1-3:19 (2016)Design and Automation for Quantum Computation and Quantum Technologies., , , und . IEEE J. Emerg. Sel. Topics Circuits Syst., 12 (3): 581-583 (2022)Design for Testability of Gated-Clock FSMs., , und . ED&TC, Seite 589-597. IEEE Computer Society, (1996)Symbolic synthesis of clock-gating logic for power optimization of control-oriented synchronous networks., , , , und . ED&TC, Seite 514-520. IEEE Computer Society, (1997)3D-LIN: A configurable low-latency interconnect for multi-core clusters with 3D stacked L1 memory., , , , und . VLSI-SoC, Seite 30-35. IEEE, (2012)