Autor der Publikation

Estimation of gate-to-channel tunneling current in ultra-thin oxide sub-50nm double gate devices.

, , , , , , und . Microelectron. J., 38 (8-9): 931-941 (2007)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

14nm FinFET based supply voltage boosting techniques for extreme low Vmin operation., , , , und . VLSIC, Seite 268-. IEEE, (2015)Paving the Way for Pass Disturb Free Vertical NAND Storage via A Dedicated and String-Compatible Pass Gate., , , , , , , , , und 15 andere Autor(en). CoRR, (2024)"Cool low power" 1GHz multi-port register file and dynamic latch in 1.8 V, 0.25 mum SOI and bulk technology (poster session)., , , und . ISLPED, Seite 203-206. ACM, (2000)Mixed multi-threshold differential cascode voltage switch (MT-DCVS) circuit styles and strategies for low power VLSI design., , , , , und . ISLPED, Seite 263-266. ACM, (2001)Statistical leakage modeling for accurate yield analysis: the CDF matching method and its alternatives., , und . ISLPED, Seite 337-342. ACM, (2010)Data Imbalance Handling Approaches for Accurate Statistical Modeling and Yield Analysis of Memory Designs., , und . ISCAS, Seite 1-5. IEEE, (2019)Efficient analog circuit optimization using sparse regression and error margining., , , , und . ISQED, Seite 410-415. IEEE, (2016)Design technology co-optimization for 10 nm and beyond., und . CICC, Seite 1. IEEE, (2014)Super Fast Physics-Based Methodology for Accurate Memory Yield Prediction., , , , , , , , , und 2 andere Autor(en). IEEE Trans. Very Large Scale Integr. Syst., 23 (3): 534-543 (2015)Corrections to "Super Fast Physics-Based Methodology for Accurate Memory Yield Prediction"., und . IEEE Trans. Very Large Scale Integr. Syst., 23 (7): 1380 (2015)