Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Evaluation of differential vs. single-ended sensing and asymmetric cells in 90 nm logic technology for on-chip caches., , , und . ISCAS, IEEE, (2006)A 6-GHz 16-kB L1 cache in a 100-nm dual-VT technology using a bitline leakage reduction (BLR) technique., , , , und . IEEE J. Solid State Circuits, 38 (5): 839-842 (2003)Advances in Microprocessor Cache Architectures Over the Last 25 Years., , , , , , , , und . IEEE Micro, 41 (6): 78-88 (2021)Reducing the Data Switching Activity on Serial Link Buses., , , und . ISQED, Seite 425-432. IEEE Computer Society, (2006)2GHz 2Mb 2T Gain-Cell Memory Macro with 128GB/s Bandwidth in a 65nm Logic Process., , , , , , , , , und 1 andere Autor(en). ISSCC, Seite 274-275. IEEE, (2008)8.6 Enabling wide autonomous DVFS in a 22nm graphics execution core using a digitally controlled hybrid LDO/switched-capacitor VR with fast droop mitigation., , , , , , , , , und 2 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)A Skewed Repeater Bus Architecture for On-Chip Energy Reduction in Microprocessors., , , , , , , und . ICCD, Seite 253-257. IEEE Computer Society, (2005)A fully integrated charge sharing active decap scheme for power supply noise suppression., , , , , und . SoCC, Seite 374-379. IEEE, (2015)Introduction to the January Special Issue on the 2017 IEEE International Solid-State Circuits Conference., , , , und . IEEE J. Solid State Circuits, 53 (1): 3-7 (2018)All-Digital Closed-Loop Unified Retention/Wake-Up Clamp in a 10nm 4-Core x86 IP., , , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2021)