Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Suppression of flicker noise upconversion in a 65nm CMOS VCO in the 3.0-to-3.6GHz band., , , und . ISSCC, Seite 50-51. IEEE, (2010)Low-Power Divider Retiming in a 3-4 GHz Fractional-N PLL., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 58-II (4): 200-204 (2011)Time-to-digital converter with 3-ps resolution and digital linearization algorithm., , , , und . ESSCIRC, Seite 262-265. IEEE, (2010)10.1 An 8.75GHz Fractional-N Digital PLL with a Reverse-Concavity Variable-Slope DTC Achieving 57.3fsrms Integrated Jitter and -252.4dB FoM., , , , , , , und . ISSCC, Seite 188-190. IEEE, (2024)2.9 A Background calibration technique to control bandwidth in digital PLLs., , , und . ISSCC, Seite 54-55. IEEE, (2014)Impact of CMOS Scaling on Switched-Capacitor Power Amplifiers., , , , , und . ISCAS, Seite 1-4. IEEE, (2018)A Low-Power and Wide-Locking-Range Injection-Locked Frequency Divider by Three with Dual-Injection Divide-by-Two Technique., , und . ISCAS, Seite 1-4. IEEE, (2018)A 10.2-ENOB, 150-MS/s Redundant SAR ADC With a Quasi-Monotonic Switching Algorithm for Time-Interleaved Converters., , , , , , , , und . NEWCAS, Seite 20-24. IEEE, (2022)Bang-bang digital PLLs.. ESSCIRC, Seite 329-334. IEEE, (2016)A 20Mb/s phase modulator based on a 3.6GHz digital PLL with -36dB EVM at 5mW power., , , und . ISSCC, Seite 342-344. IEEE, (2012)