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Disambiguierung von "Hirose, Kazutoshi"

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ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation.

, , , , , , und . CANDAR, Seite 215-220. IEEE, (2020)

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Kazutoshi Miyazawa

 

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Area and Energy Optimization for Bit-Serial Log-Quantized DNN Accelerator with Shared Accumulators., , , , , , , , , und . MCSoC, Seite 237-243. IEEE Computer Society, (2018)Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware., , , , , , , , , und . FPT, Seite 6-13. IEEE, (2018)Quantization Error-Based Regularization in Neural Networks., , , , , , und . SGAI Conf., Volume 10630 von Lecture Notes in Computer Science, Seite 137-142. Springer, (2017)A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12: 1 SerDes., , , , , , , , und . ISCAS, Seite 1-5. IEEE, (2020)In-memory area-efficient signal streaming processor design for binary neural networks., , , , , , , , , und 1 andere Autor(en). MWSCAS, Seite 116-119. IEEE, (2017)Multicoated Supermasks Enhance Hidden Networks., , , , , , , und . ICML, Volume 162 von Proceedings of Machine Learning Research, Seite 17045-17055. PMLR, (2022)ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation., , , , , , und . CANDAR, Seite 215-220. IEEE, (2020)Accelerating deep learning by binarized hardware., , , , , , , und . APSIPA, Seite 1045-1051. IEEE, (2017)QUEST: A 7.49TOPS multi-purpose log-quantized DNN inference engine stacked on 96MB 3D SRAM using inductive-coupling technology in 40nm CMOS., , , , , , , , und . ISSCC, Seite 216-218. IEEE, (2018)QUEST: Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96-MB 3-D SRAM Using Inductive Coupling Technology in 40-nm CMOS., , , , , , und . IEEE J. Solid State Circuits, 54 (1): 186-196 (2019)