( en | de | ru )

 

Disambiguierung von "Fujiwara, Hidehiro"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 10T Non-precharge Two-Port SRAM Reducing Readout Power for Video Processing.

, , , , , , , und . IEICE Trans. Electron., 91-C (4): 543-552 (2008)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Esther Fujiwara

 

Weitere Publikationen von Autoren mit dem selben Namen

A stable chip-ID generating physical uncloneable function using random address errors in SRAM., , , , , , und . SoCC, Seite 143-147. IEEE, (2012)12.1 A 7nm 256Mb SRAM in high-k metal-gate FinFET technology with write-assist circuitry for low-VMIN applications., , , , , , , , , und 6 andere Autor(en). ISSCC, Seite 206-207. IEEE, (2017)A dynamic body-biased SRAM with asymmetric halo implant MOSFETs., , , , , , und . ISLPED, Seite 285-290. IEEE/ACM, (2011)Quasi-Planar Tri-gate (QPT) bulk CMOS technology for single-port SRAM application., , , , , und . ISQED, Seite 270-274. IEEE, (2012)A 28nm 360ps-access-time two-port SRAM with a time-sharing scheme to circumvent read disturbs., , , , , , , und . ISSCC, Seite 236-238. IEEE, (2012)Dependable SRAM with enhanced read-/write-margins by fine-grained assist bias control for low-voltage operation., , , , , , und . SoCC, Seite 519-524. IEEE, (2010)A 64-Kb 0.37V 28nm 10T-SRAM with mixed-Vth read-port and boosted WL scheme for IoT applications., , , , , , , und . A-SSCC, Seite 185-188. IEEE, (2016)A 10T Non-precharge Two-Port SRAM Reducing Readout Power for Video Processing., , , , , , , und . IEICE Trans. Electron., 91-C (4): 543-552 (2008)20.1 NVE: A 3nm 23.2TOPS/W 12b-Digital-CIM-Based Neural Engine for High-Resolution Visual-Quality Enhancement on Smart Devices., , , , , , , , , und 14 andere Autor(en). ISSCC, Seite 360-362. IEEE, (2024)A 7T/14T Dependable SRAM and its Array Structure to Avoid Half Selection., , , , , und . VLSI Design, Seite 295-300. IEEE Computer Society, (2009)