Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Design of a Low Latency 40 Gb/s Flow-Based Traffic Manager Using High-Level Synthesis., , und . ISCAS, Seite 1-5. IEEE, (2018)Extern Objects in P4: an ROHC Header Compression Scheme Case Study., , , und . NetSoft, Seite 517-522. IEEE, (2018)A high-speed traffic manager architecture for flow-based networking., , und . NEWCAS, Seite 161-164. IEEE, (2017)An efficient verification method for a class of multi-phase sequential circuits., , und . ICECS, Seite 510-515. IEEE, (2000)HPQ: A High Capacity Hybrid Priority Queue Architecture for High-Speed Network Switches., , und . NEWCAS, Seite 229-233. IEEE, (2018)A fast systolic priority queue architecture for a flow-based Traffic Manager., , , und . NEWCAS, Seite 1-4. IEEE, (2016)A Fast, Single-Instruction-Multiple-Data, Scalable Priority Queue., , und . IEEE Trans. Very Large Scale Integr. Syst., 26 (10): 1939-1952 (2018)P4-Compatible High-Level Synthesis of Low Latency 100 Gb/s Streaming Packet Parsers in FPGAs., , und . FPGA, Seite 147-152. ACM, (2018)Design of low power 4-bit flash ADC based on standard cells., , und . NEWCAS, Seite 1-4. IEEE, (2013)Extern Objects in P4: an ROHC Compression Case Study., , , und . CoRR, (2016)