( en | de | ru )

 

Disambiguierung von "Wunderlich, Hans-Joachim"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Identifying Resistive Open Defects in Embedded Cells under Variations.

, und . J. Electron. Test., 39 (1): 27-40 (Februar 2023)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Hans-Joachim Wunderlich

Hans-Joachim Wunderlich

Hans-Joachim Wunderlich

Joachim Wunderlich

Joachim Wunderlich

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient Online and Offline Testing of Embedded DRAMs., , , , und . IEEE Trans. Computers, 51 (7): 801-809 (2002)Introduction., und . ACM Trans. Design Autom. Electr. Syst., 8 (4): 397-398 (2003)A New Hybrid Fault-Tolerant Architecture for Digital CMOS Circuits and Systems., , , , , , und . J. Electron. Test., 30 (4): 401-413 (2014)Identifying Resistive Open Defects in Embedded Cells under Variations., und . J. Electron. Test., 39 (1): 27-40 (Februar 2023)Panel Summaries., und . IEEE Des. Test Comput., 21 (1): 65-66 (2004)Application of Deterministic Logic BIST on Industrial Circuits., , , und . J. Electron. Test., 17 (3-4): 351-362 (2001)Minimized Power Consumption for Scan-Based BIST., und . J. Electron. Test., 16 (3): 203-212 (2000)Zuverlässigkeit mechatronischer Systeme: Grundlagen und Bewertung in frühen Entwicklungsphasen, , , , und . VDI-Buch Springer Berlin Heidelberg, Berlin, Heidelberg, (2009)The design of random-testable sequential circuits.. FTCS, Seite 110-117. IEEE Computer Society, (1989)Efficient fault simulation on many-core processors., , , und . DAC, Seite 380-385. ACM, (2010)