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Effect of Source & Drain Side Abutting on the Low Current Filamentation in LDMOS-SCR Devices., , , und . IRPS, Seite 6. IEEE, (2022)Impact of Thin-oxide Gate on the On-Resistance of HV-PNP Under ESD Stress., , , und . IRPS, Seite 1-5. IEEE, (2023)TCAD study of the Holding-Voltage Modulation in Irradiated SCR-LDMOS for HV ESD Protection., , , , , und . IRPS, Seite 1-6. IEEE, (2023)Design Insights to Address Low Current ESD Failure and Power Scalability Issues in High Voltage LDMOS-SCR Devices., , , , und . IRPS, Seite 1-5. IEEE, (2020)Physical Insights into the Low Current ESD Failure of LDMOS-SCR and its Implication on Power Scalability., , , , und . IRPS, Seite 1-5. IEEE, (2019)Current Filament Dynamics Under ESD Stress in High Voltage (Bidirectional) SCRs and It's Implications on Power Law Behavior., , , und . IRPS, Seite 1-5. IEEE, (2019)TCAD Investigation of Power-to-Failure Evaluation for Ultrafast Events in BJT-based ESD Protection Cells., , , , , und . IRPS, Seite 6. IEEE, (2022)How to Achieve Moving Current Filament in High Voltage LDMOS Devices: Physical Insights & Design Guidelines for Self-Protected Concepts., , , , , und . IRPS, Seite 1-6. IEEE, (2020)Electronic design automation (EDA) solutions for ESD-robust design and verification., , , , und . CICC, Seite 1-8. IEEE, (2012)Investigations on double-diffused MOS transistors under ESD zap conditions., , , und . Microelectron. Reliab., 41 (3): 395-405 (2001)