( en | de | ru )

 

Disambiguierung von "Chae, Joo-Hyung"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
High-resolution and wide-dynamic range time-to-digital converter with a multi-phase cyclic Vernier delay line.

, , , , , , , und . ESSCIRC, Seite 311-314. IEEE, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Hyung-Joo Chi

Hyung-Joo Kim

Gyuwon Chae

Hong-Sik Chae

Yung-Bog Chae

 

Weitere Publikationen von Autoren mit dem selben Namen

Module Implementation and Simulation of Timing Constraint Check Function of I2C Protocol Using Verilog., , und . ICEIC, Seite 1-4. IEEE, (2023)An 8Gb/s adaptive DFE with level calibration using training data pattern for mobile DRAM interface., , , , , und . ISOCC, Seite 286-287. IEEE, (2017)Design and Comparative Study of Voltage Regulation-Based 2-Tap Flexible Feed-Forward Equalizer for Voltage-Mode Transmitters., , und . IEEE Access, (2022)A 20Gb/s Dual-Mode PAM4/NRZ Single-Ended Transmitter with RLM Compensation., , , , und . ISCAS, Seite 1-4. IEEE, (2019)A Single-Ended Impedance-Matched Transmitter With Single Ring-Oscillator-Based Time-Domain ZQ Calibration for Memory Interfaces., , , , , und . IEEE J. Solid State Circuits, 59 (9): 2971-2982 (September 2024)13.9 A 25.2Gb/s/pin NRZ/PAM-3 Dual-Mode Transmitter with Embedded Partial DBI Achieving a 133% I/O Bandwidth/Pin Efficiency and 19.3% DBI Efficiency., , und . ISSCC, Seite 248-250. IEEE, (2024)A High-Accuracy and Fast-Correction Quadrature Signal Corrector Using an Adaptive Delay Gain Controller for Memory Interfaces., , , , , , und . ISCAS, Seite 1-5. IEEE, (2021)A 1-Kb 6T 1C XNOR-DRAM Compute-In-Memory Macro With Signed Bit Adder Block for CNN Operations., und . ICEIC, Seite 1-4. IEEE, (2024)High-resolution and wide-dynamic range time-to-digital converter with a multi-phase cyclic Vernier delay line., , , , , , , und . ESSCIRC, Seite 311-314. IEEE, (2013)A Low-Power and Low-Noise 20: 1 Serializer with Two Calibration Loops in 55-nm CMOS., , , , , und . ISLPED, Seite 1-6. IEEE, (2019)