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Disambiguierung von "Yun, Jaekwang"

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A Low-Power and Low-Noise 20: 1 Serializer with Two Calibration Loops in 55-nm CMOS.

, , , , , und . ISLPED, Seite 1-6. IEEE, (2019)

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Bettina Yunis

Yong-Seon Yun

Jong-Mo Yun

Jaeman Yun

Hyong-Sik Yun

 

Weitere Publikationen von Autoren mit dem selben Namen

A Low-Power and Low-Noise 20: 1 Serializer with Two Calibration Loops in 55-nm CMOS., , , , , und . ISLPED, Seite 1-6. IEEE, (2019)A 9Gb/s Wide Output Range Transmitter With 2D Binary-Segmented Driver and Dual-Loop Calibration for Intra-Panel Interfaces., , , , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 67-II (9): 1589-1593 (2020)A 78.8fJ/b/mm 12.0Gb/s/Wire Capacitively Driven On-Chip Link Over 5.6mm with an FFE-Combined Ground-Forcing Biasing Technique for DRAM Global Bus Line in 65nm CMOS., , und . ISSCC, Seite 454-456. IEEE, (2022)A 370-fJ/b, 0.0056 mm2/DQ, 4.8-Gb/s DQ Receiver for HBM3 with a Baud-Rate Self-Tracking Loop., , , , , , , , und . VLSI Circuits, Seite 94-. IEEE, (2019)Energy-Efficient Dynamic Comparator with Active Inductor for Receiver of Memory Interfaces., , , , , und . ISLPED, Seite 10:1-10:6. ACM, (2018)A 0.83-pJ/Bit 6.4-Gb/s HBM Base Die Receiver Using a 45° Strobe Phase for Energy-Efficient Skew Compensation., , , , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 67-II (10): 1735-1739 (2020)A 0.4-1.7GHz Wide Range Fractional-N PLL Using a Transition-Detection DAC for Jitter Reduction., , , , und . A-SSCC, Seite 1-4. IEEE, (2020)A 0.77-pJ/bit 40-Gb/s/pin Single-Ended Hybrid DAC-Based Transmitter for Memory Interfaces., , , , und . ISCAS, Seite 1-5. IEEE, (2024)