( en | de | ru )

 

Disambiguierung von "Jayapala, Murali"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Power Breakdown Analysis for a Heterogeneous NoC Platform Running a Video Application.

, , , , , , , , , , , und . ASAP, Seite 179-184. IEEE Computer Society, (2005)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Aarthi Murali

Murali Sukumaran

Kota Murali

Murali Krishna Bollepalli

NULL Murali Dama

 

Weitere Publikationen von Autoren mit dem selben Namen

Instruction Transfer And Storage Exploration for Low Energy VLIWs., , , , und . SiPS, Seite 292-297. IEEE, (2006)Instruction Buffering Exploration for Low Energy Embedded Processors., , , , , , und . PATMOS, Volume 2799 von Lecture Notes in Computer Science, Seite 409-419. Springer, (2003)EMPIRE: Empirical power/area/timing models for register files., , , , und . Microprocess. Microsystems, 33 (4): 295-300 (2009)Interconnect Exploration for Energy Versus Performance Tradeoffs for Coarse Grained Reconfigurable Architectures., , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 17 (1): 151-155 (2009)A Low Energy Clustered Instruction Memory Hierarchy for Long Instruction Word Processors., , , , , und . PATMOS, Volume 2451 von Lecture Notes in Computer Science, Seite 258-267. Springer, (2002)Low Power Coarse-Grained Reconfigurable Instruction Set Processor., , , , , und . FPL, Volume 2778 von Lecture Notes in Computer Science, Seite 230-239. Springer, (2003)Intra-operative Brain Tumor Detection with Deep Learning-Optimized Hyperspectral Imaging., , , , , , , , , und 2 andere Autor(en). CoRR, (2023)Design Style Case Study for Embedded Multi Media Compute Nodes., , , , , , , , , und 4 andere Autor(en). RTSS, Seite 104-113. IEEE Computer Society, (2004)Software Pipelining for Coarse-Grained Reconfigurable Instruction Set Processors., , , und . ASP-DAC/VLSI Design, Seite 338-344. IEEE Computer Society, (2002)L0 buffer energy optimization through scheduling and exploration., , , , , und . SAC, Seite 905-906. ACM, (2004)