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A framework to accelerate sequential programs on homogeneous multicores., , , und . VLSI-SoC, Seite 344-347. IEEE, (2013)A model to exploit power-performance efficiency in superscalar processors via structure resizing., und . ACM Great Lakes Symposium on VLSI, Seite 215-220. ACM, (2010)A self-adaptive system architecture to address transistor aging., und . DATE, Seite 81-86. IEEE, (2009)Predictive Thermal Management for Chip Multiprocessors Using Co-designed Virtual Machines., und . HiPEAC, Volume 5409 von Lecture Notes in Computer Science, Seite 293-307. Springer, (2009)In-Hardware Moving Compute to Data Model to Accelerate Thread Synchronization on Large Multicores., , , und . IEEE Micro, 40 (1): 83-92 (2020)POSTER: Exploiting Multi-Level Task Dependencies to Prune Redundant Work in Relax-Ordered Task-Parallel Algorithms., , , und . PACT, Seite 495-496. IEEE, (2019)ConNOC: A Practical Timing Channel Attack on Network-on-chip Hardware in a Multicore Processor., und . HOST, Seite 192-202. IEEE, (2021)Seeds of SEED: Characterizing Enclave-level Parallelism in Secure Multicore Processors., und . SEED, Seite 203-209. IEEE, (2021)CoDG-ReRAM: An Algorithm-Hardware Co-design to Accelerate Semi-Structured GNNs on ReRAM., , , , , , , , , und 1 andere Autor(en). ICCD, Seite 280-289. IEEE, (2022)Characterization of mitigation schemes against timing-based side-channel attacks on PCIe hardware., , und . ISQED, Seite 1-6. IEEE, (2022)