Autor der Publikation

Supply current testing of open defects at interconnects in 3D Ics with IEEE 1149.1 architecture.

, , und . 3DIC, Seite 1-6. IEEE, (2011)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient test length reduction techniques for interposer-based 2.5D ICs., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2014)Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits., , und . IEICE Trans. Inf. Syst., 87-D (3): 571-579 (2004)On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan., , , und . IEICE Trans. Inf. Syst., 96-D (9): 1986-1993 (2013)Fault Detection of Combinational Circuits Based on Supply Current., , , und . ITC, Seite 374-380. IEEE Computer Society, (1988)A built-in test circuit for open defects at interconnects between dies in 3D ICs., , , , und . 3DIC, Seite 1-5. IEEE, (2011)Current Testable Design of Resistor String DACs., , , , und . ATS, Seite 399-403. IEEE, (2007)Identification of Feedback Bridging Faults with Oscillation., , und . Asian Test Symposium, Seite 25-. IEEE Computer Society, (1999)Practical Fault Coverage of Supply Current Tests for Bipolar ICs., , , und . DELTA, Seite 189-194. IEEE Computer Society, (2004)On Configuring Scan Trees to Reduce Scan Shifts based on a Circuit Structure., , , , und . DELTA, Seite 269-274. IEEE Computer Society, (2004)Test Time Reduction for I DDQ Testing by Arranging Test Vectors., , und . Asian Test Symposium, Seite 423-428. IEEE Computer Society, (2002)