( en | de | ru )

 

Disambiguierung von "Chattopadhyay, Anupam"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Curse of Dimensionality in Adversarial Examples.

, , , und . IJCNN, Seite 1-8. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Anupam Chattopadhyay

Anupam Singh

Anupam Karmakar

Anupam Sengupta

Dhrupadi Chattopadhyay

 

Weitere Publikationen von Autoren mit dem selben Namen

SI-DFA: Sub-expression integrated Deterministic Finite Automata for Deep Packet Inspection., , und . HPSR, Seite 164-170. IEEE, (2013)Design and analysis of layered coarse-grained reconfigurable architecture., , und . ReConFig, Seite 1-6. IEEE, (2012)Enabling in-memory computation of binary BLAS using ReRAM crossbar arrays., , und . VLSI-SoC, Seite 1-6. IEEE, (2016)Feeding Three Birds With One Scone: A Generic Duplication Based Countermeasure To Fault Attacks., , , , und . DATE, Seite 561-564. IEEE, (2021)A RISC-V SoC with Hardware Trojans: Case Study on Trojan-ing the On-Chip Protocol Conversion., , und . VLSI-SoC, Seite 1-6. IEEE, (2023)Efficient Hardware Accelerator for AEGIS-128 Authenticated Encryption., und . Inscrypt, Volume 8957 von Lecture Notes in Computer Science, Seite 385-402. Springer, (2014)On Threat of Hardware Trojan to Post-Quantum Lattice-Based Schemes: A Key Recovery Attack on SABER and Beyond., , , , , und . SPACE, Volume 13162 von Lecture Notes in Computer Science, Seite 81-103. Springer, (2021)Hardware Security Primitives Using Passive RRAM Crossbar Array: Novel TRNG and PUF Designs., , , , , und . ASP-DAC, Seite 449-454. ACM, (2023)Towards Designing a Secure RISC-V System-on-Chip: ITUS., , , , , , und . J. Hardw. Syst. Secur., 4 (4): 329-342 (2020)Efficient Realization of Householder Transform Through Algorithm-Architecture Co-Design for Acceleration of QR Factorization., , , , , und . IEEE Trans. Parallel Distributed Syst., 29 (8): 1707-1720 (2018)