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Disambiguierung von "Ravikumar, C. P."

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On-Chip Signature Checking for Embedded Memories.

, , und . VLSI Design, Seite 558-563. IEEE Computer Society, (1998)

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Guido C C Clinckspoor

Thomas C C Knöbig

Ullrich C C Jagstaidt

Guido C C Clinckspoor

Thomas C C Gartenmann

 

Weitere Publikationen von Autoren mit dem selben Namen

Design of WDM Networks for Delay-Bound Multicasting., , und . HiPC, Volume 1745 von Lecture Notes in Computer Science, Seite 399-403. Springer, (1999)Hierarchical Delay Test Generation., , und . J. Electron. Test., 10 (3): 231-244 (1997)Fault-tolerant routing in multiply twisted cube topology., und . J. Syst. Archit., 42 (4): 279-288 (1996)Incomplete Star Graph: An Economical Fault-tolerant Interconnection Network., , und . ICPP (1), Seite 83-90. CRC Press, (1993)Improvement of ASIC Design Processes., , und . ASP-DAC/VLSI Design, Seite 105-. IEEE Computer Society, (2002)A STAFAN-like functional testability measure for register-level circuits., , und . Asian Test Symposium, Seite 192-198. IEEE Computer Society, (1995)A Polynomial-Time Algorithm for Power Constrained Testing of Core Based Systems., , und . Asian Test Symposium, Seite 107-112. IEEE Computer Society, (1999)A Framework for Distributed and Hierarchical Design-for-Test., , , , , und . VLSI Design, Seite 497-503. IEEE Computer Society, (2005)A stochastic pattern generation and optimization framework for variation-tolerant, power-safe scan test., , und . ITC, Seite 1-10. IEEE Computer Society, (2007)Enhanced launch-off-capture transition fault testing., , und . ITC, Seite 10. IEEE Computer Society, (2005)