( en | de | ru )

 

Disambiguierung von "Gopalakrishnan, Kailash"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 3.0 TFLOPS 0.62V Scalable Processor Core for High Compute Utilization AI Training and Inference.

, , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2020)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Saiprasath Gopalakrishnan

Selvi Gopalakrishnan

Gopalakrishnan Venkiteswaran

Vijay Gopalakrishnan

Kailash Mogare

 

Weitere Publikationen von Autoren mit dem selben Namen

PACT: Parameterized Clipping Activation for Quantized Neural Networks., , , , , und . CoRR, (2018)FracTrain: Fractionally Squeezing Bit Savings Both Temporally and Spatially for Efficient DNN Training., , , , , , , und . NeurIPS, (2020)A Scalable Multi- TeraOPS Deep Learning Processor Core for AI Trainina and Inference., , , , , , , , , und 21 andere Autor(en). VLSI Circuits, Seite 35-36. IEEE, (2018)Exploiting approximate computing for deep learning acceleration., , , , und . DATE, Seite 821-826. IEEE, (2018)Ultra-Low Precision 4-bit Training of Deep Neural Networks., , , , , , , , , und . NeurIPS, (2020)A Compiler for Deep Neural Network Accelerators to Generate Optimized Code for a Wide Range of Data Parameters from a Hand-crafted Computation Kernel., , , , , , , , und . COOL CHIPS, Seite 1-3. IEEE, (2019)Efficient Management of Scratch-Pad Memories in Deep Learning Accelerators., , , und . ISPASS, Seite 240-242. IEEE, (2021)A Switched-Capacitor Integer Compute Unit with Decoupled Storage and Arithmetic for Cloud AI Inference in 5nm CMOS., , , , , , , , , und 6 andere Autor(en). VLSI Technology and Circuits, Seite 1-2. IEEE, (2023)A 7-nm Four-Core Mixed-Precision AI Chip With 26.2-TFLOPS Hybrid-FP8 Training, 104.9-TOPS INT4 Inference, and Workload-Aware Throttling., , , , , , , , , und 34 andere Autor(en). IEEE J. Solid State Circuits, 57 (1): 182-197 (2022)A 3.0 TFLOPS 0.62V Scalable Processor Core for High Compute Utilization AI Training and Inference., , , , , , , , , und 33 andere Autor(en). VLSI Circuits, Seite 1-2. IEEE, (2020)